台积电研究新封装方法：用矩形基板提升芯片密度
IT之家 6 月 20 日消息，IT之家援引日经亚洲报道，台积电在研究一种新的先进芯片封装方法，使用矩形基板，而不是传统圆形晶圆，从而在每个晶圆上放置更多的芯片。
消息人士透露，矩形基板目前正在试验中，尺寸为 510 mm 乘 515 mm，可用面积是圆形晶圆的三倍多，采用矩形意味着边缘剩余的未使用面积会更少。
报道称，这项研究仍然处于早期阶段，在新形状基板上的尖端芯片封装中涂覆光刻胶是瓶颈之一，需要像台积电这样拥有深厚财力的芯片制造商来推动设备制造商改变设备设计。
在芯片制造中，芯片封装技术曾被认为技术含量较低，但它在保持半导体进步速度方面变得越来越重要，对于像英伟达 H200 或 B200 这样的 AI 计算芯片，仅仅使用最先进的芯片生产技术是不够的。
以 B200 芯片组为例，台积电首创的先进芯片封装技术 CoWoS 可以将两个 图形处理单元结合在一起，并与八个高带宽内存（HBM）连接，从而实现快速数据吞吐量和加速计算性能。
台积电为英伟达、AMD、亚马逊和谷歌生产 AI 芯片的先进芯片堆叠和组装技术使用的是 12 英寸硅晶圆，这是目前最大的晶圆。随着芯片尺寸的增加， 12 英寸晶圆逐渐变得不够用。
消息人士表示，在一片 12 英寸晶圆上只能制造 16 套 B200，这还是在生产良率为 100% 的情况下。根据摩根士丹利的估计，较早的 H200 和 H100 芯片可以在一片晶圆上封装大约 29 套。
